DISEÑO Y TEST DE C.I. AVANZADOS
La asignatura de DTA versa básicamente sobre el diseño de circuitos analógicos en tecnologías CMOS. En particular, durante el desarrollo de la asignatura se llevará a cabo el diseño de un convertidor analógico-digital que incluye entre sus bloques funcionales los circuitos típicos objeto de estudio en esta asignatura. Este convertidor tiene como especificaciones el alcanzar una resolución de 12 bits con una frecuencia de muestreo de más de 50 kHz, de modo que podría ser adecuado para su integración junto con microcontroladores para aplicaciones de control.

Transparanecias de clase:
Introducción: trans01.pdf
Proceso CMOS: cmosproc.pdf
Dispositivos disponibles: devices.pdf

El diseño se realizará en varias fases:
La última fase del diseño, esto es: el trazado del layout del convertidor, no se llevaría a cabo en un principio, aunque ello quedaría en función de la posibilidad de poder fabricar una serie de prototipos de prueba.

TECNOLOGIA CMOS. Datos:

Se trata de una tecnología de 0.35um, de pozo N. Esto significa que los transistores de canal N se fabrican directamente sobre el sustrato del chip, que es de tipo P, mientras que los transistores de canal P se fabrican en zonas que se han dopado con donadores (pozos-N). A continuación se detallan algunos datos significativos de esta tecnología y sus dispositivos:
Vdd (max)
 Máxima tensión de alimentación
 3.3 V
tfox
 Espesor del óxido de campo
 290 nm
Cpfox
 Capacidad del óxido de campo por unidad de área
 0.12 fF/um^2
tox
 Espesor del óxido de puerta
 7.6 nm
Cox
 Capacidad del óxido de puerta por unidad de área
 4.5 fF/um^2
Rpoly
 Resistencia del polisilicio
 8 ohm/sq
Rdiffn
 Resistencia de zonas con dopado N+
 70 ohm/sq
Rdiffp
 Resistencia de zonas con dopado P+
 130 ohm/sq
Rnwell
 Resistencia de los pozos N
 1000 ohm/sq
tpox
 Espesor del óxido entre polisilicios (doble poly)
 40 nm
Cpox
 Capacidad entre polisilicios por unidad de área
 0.86 fF/um^2



Canal N
 Canal P
Vt
 0.5 V
 -0.65 V
Kp
 170 uA/V^2
 58 uA/V^2
lambda (L=1 um)
 0.011 V^(-1)
 0.025 V^(-1)
L min
 0.35 um
 0.35 um
W min
 0.6 um
 0.6 um


  • BJT vertical PNP (parásito, 10 x 10 um^2 de emisor)
beta_f
 Ganancia de corriente (Ie=10 uA)
 5
Vbe
 Tensión Base-Emisor (Ie=10 uA)
 -0.68 V


PRACTICAS

Introducción:
El diseño del ADC  se realizará entre varios grupos:
  • Equipo 1: Diseño del amplificador operacional
  • Equipo 2: Diseño del ADC Flash de 3 niveles
  • Equipo 3: Diseño del resto del ADC: DAC de 3 niveles, capacidades conmutadas, lógica digital, circuitos de polarización.
EN construcción permanente