// 2-to-4 Line Decoder: Dataflow Verilog Description
// (See Figure 3-13 for logic diagram)
module decoder_2_to_4_df_v(E, A0, A1, D0, D1, D2, D3);
   input E, A0, A1;
   output D0, D1, D2, D3;

   wire not_A0, not_A1;

   assign not_A0 = ~A0;
   assign not_A1 = ~A1;
   assign D0 = ~(E & not_A1 & not_A0);
   assign D1 = ~(E & not_A1 & A0);
   assign D2 = ~(E & A1 & not_A0);
   assign D3 = ~(E & A1 & A0);
 
endmodule